Banca de DEFESA: ELISELMA VIEIRA DOS SANTOS

Uma banca de DEFESA de MESTRADO foi cadastrada pelo programa.
DISCENTE: ELISELMA VIEIRA DOS SANTOS
DATA: 16/03/2015
HORA: 09:00
LOCAL: Auditório do CCET
TÍTULO:

Mecanismo de tolerância a falhas através de escalonamento para uma arquitetura reconfigurável de grão grosso


PALAVRAS-CHAVES:

Arquitetura reconfigurável, modulo scheduling, CGRA, tolerância a falhas, tempo de execução


PÁGINAS: 75
GRANDE ÁREA: Ciências Exatas e da Terra
ÁREA: Ciência da Computação
SUBÁREA: Sistemas de Computação
ESPECIALIDADE: Hardware
RESUMO:

A evolução contínua da tecnologia de circuitos integrados tem permitido integrar milhares de transistores em uma única pastilha de silício. Devido ao dimensionamento desta tecnologia, a redução do diâmetro do fio e do transistor os tornaram mais frágeis e suscetíveis a quebras, tornando o circuito mais passível a falhas permanentes tanto durante o processo de fabricação quanto durante seu tempo de vida útil. As arquiteturas reconfiguráveis de grão grosso, também chamadas de CGRAs (Coarse Grained Reconfigurable Architectures), têm sido utilizadas como uma alternativa às arquiteturas tradicionais para tentar tolerar essas falhas, devido à sua intrínseca redundância de hardware e ao alto desempenho obtido por essas arquiteturas. Essa dissertação propõe um mecanismo de tolerância a falhas numa CGRA com o objetivo de aumentar a tolerância da arquitetura mesmo considerando uma alta taxa de falhas. O mecanismo proposto foi adicionado ao escalonador da CGRA, que consiste no mecanismo responsável pelo mapeamento das instruções na arquitetura. O mapeamento das instruções ocorre em tempo de execução, traduzindo o código binário sem a necessidade de recompilação. Além disso, para permitir a aceleração da aplicação, o mapeamento é realizado através de um algoritmo guloso de modulo scheduling, que consiste em uma técnica de software pipeline para aceleração de laços. Os resultados obtidos a partir de simulações de injeção de falhas e de execução do escalonador demonstram que, mesmo com o mecanismo de tolerância a falhas proposto, o tempo de mapeamento das instruções se mantém na ordem de microssegundos. Esse resultado permite que o mapeamento das instruções continue sendo realizado em tempo de execução. Além disso, também foi realizado um estudo de taxa de mapeamento do escalonador. Os resultados demonstram que, mesmo com taxas acima de 50% de falhas em unidades funcionas e componentes de interconexão, o escalonador conseguiu mapear instruções na arquitetura em parte das aplicações testadas.  


MEMBROS DA BANCA:
Presidente - 1882699 - MONICA MAGALHAES PEREIRA
Interno - 2177445 - BRUNO MOTTA DE CARVALHO
Externo à Instituição - IVAN SARAIVA SILVA - UFPI
Notícia cadastrada em: 11/02/2015 16:30
SIGAA | Superintendência de Informática - (84) 3215-3148 | Copyright © 2006-2017 - UFRN - sigaa05-producao.info.ufrn.br.sigaa05-producao