Banca de QUALIFICAÇÃO: ALVARO MEDEIROS AVELINO

Uma banca de QUALIFICAÇÃO de DOUTORADO foi cadastrada pelo programa.
DISCENTE: ALVARO MEDEIROS AVELINO
DATA: 08/12/2014
HORA: 14:00
LOCAL: Sala de reuniões da PPGEEC - segundo andar do CT
TÍTULO:

 Processamento de vídeo em tempo real usando reconfiguração parcial dinâmica em FPGA


PALAVRAS-CHAVES:

Processamento em tempo real, Processamento de video, FPGA, reconfiguração parcial


PÁGINAS: 52
GRANDE ÁREA: Engenharias
ÁREA: Engenharia Elétrica
SUBÁREA: Circuitos Elétricos, Magnéticos e Eletrônicos
ESPECIALIDADE: Circuitos Eletrônicos
RESUMO:

Este trabalho utiliza como base a arquitetura P2IP, que consiste em uma arquitetura de grão grosso reconfigurável (em tempo de execução) de baixa latência, aplicada ao processamento de imagens. Esta arquitetura já foi validada em FPGAs (Paulo Possa, 2013), sendo implementada com alguns algoritmos básicos de processamento de imagens, tais como detecção de bordas (Canny Edge Detection) e de cantos (Harris Corner Detection). A ideia do presente trabalho é expandir a funcionalidade da presente arquitetura utilizando para isso um FPGA que permita reconfiguração parcial dinâmica, que consiste em definir uma área estática e outra dinâmica dentro do FPGA. A parte dinâmica pode ser reprogramada sem reiniciar o sistema. Isso leva a um menor consumo dinâmico de energia, característica bastante relevante de sistemas alimentados a bateria. As variáveis utilizadas na validação da proposta serão o consumo, o tempo de resposta do sistema e a frequência máxima de operação.


MEMBROS DA BANCA:
Presidente - 1837410 - VALENTIN OBAC RODA
Interno - 1242315 - PABLO JAVIER ALSINA
Externo à Instituição - EMERSON CARLOS PEDRINO - UFSCAR
Notícia cadastrada em: 13/11/2014 10:09
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